verilog hdl中top模块怎样调用子模块？

2024-11-29 23:30:13

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回答1：

可以在top层，wire tempz1 u1（.c（temp））；z2 u2（.d（temp））；d为z2的输入端口。

一、//Z2模块
module Z2(input a2,..., output b);
......
Z1 q1(input a1,..., output c);
assign a2=c;
............
endmodule

//Z1模块
module Z1(input a1,..., output c);
.....
endmodule

二、verilog在调用模块的时候（也称模块实例化），信号端口可以通过位置或名称关联，nd A1 (T3, A1, B 1); //A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B对应B1。

三、nd A2（.C（T3），.A（A2），.B（B2））；//在对A2实例化时采用名字关联，C是and 器件的端口，其与信号T3相连，A对应A2，B对应B2。