求教用Verilog写testbench测试文件

2025-01-03 21:40:26
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回答1:

测试就是往DUT接口上加激励,通过DUT的输出判断是否正确。
对应到你的模块就是
input iclk_50;
input [7:0] keyin;
这两个input,时钟端口就给一个时钟
keyin给独热码0000000,,0000001,0000010..1000000就可以了
不知道你需不需要判断buzzout输出是否正确,需要的话还要更麻烦些