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Error (10170): Verilog HDL syntax error at scan.v(1) near text ?请问是什么问题
Error (10170): Verilog HDL syntax error at scan.v(1) near text ?请问是什么问题
代码如下module scan(BCD_U,BCD_D,BCD_H,BCD_T,DATA_O,CLK,U,D,H,T);
2024-12-23 04:10:13
推荐回答（2个）
回答1：
可能不死这行的问题，是下一行或者后面问题造成的，是语法问题。
如果还没有结局，建议你把下面的代码页贴出来！
回答2：
纯语法问题
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