Verilog中有总提示赋值问题,求大神解!

2024-12-19 09:26:38
推荐回答(2个)
回答1:

你写的程序有几点明显的错误:1、变量f的数据类型定义,assign语句中 左边变量必须是wire型,你这里定义成reg型。2、if语句不能单独出现在module里面,只能在always块里面或与其并行的块中。

回答2:

你这根本就是瞎写~