VERILOG怎么样实现顶层文件调用其他模块？

2024-12-17 18:14:30

推荐回答（3个）

回答1：

clk u1_clk(clkin,mclk);
div u2_div(clkin,counti,bclk1);
div1 u3_div1(bclk1,count,wclk1);
data u4_data(data_in,bclk1,wclk1,data_out);

clk.v, div.v, div1.v data.v须放当前目录并添加到当前project. 并设置谁是top-level或者
顶层文件模块module写完后空几行。把子模块的内容拷贝过来，综合后也要设top。如下
module audio...
...
endmodule

module clk...
...
endmodule

module div...
...
endmodule

...

综合完在hierachy模式下能看到相互调用，综合无误的情况下，RTL viewer也能看到。

回答2：

swary正解

回答3：

你在端口定义时候将bclk wclk定义成输入了，应该定义输出，数据类型是wire型。而且你这里好多是多余的中间信号。