你细看管脚约束。GPIO口不能作为时钟输出，时钟走线是特定的，特例就不知道了。你加寄存器，然后上升时间下降时间都约束好，但是virtex有时钟管脚吧？
模块设计吧，将CLK作为输出，其他模块不就能连了？
