design 在verilog hdl语法中属于保留关键词，类似于begin，generate等等换个名
要注意module模块定义的名字最好和project的名字一样这样不会报这个错误还有design是指令的名字，不能作模块名哦！
不能用design当设计名！~换个其他的
换个名字，如design_
