verilog如何 把一个变量的低四位赋给另一变量?

2024-12-16 23:36:19
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回答1:

reg [11:0] a;

wire [3:0] b;
wire [3:0] c;
wire [3:0] d;

assign b = a[3:0];
assign c = a[7:4];
assign d = a[11:8];

//或者 以下代码效果一样
// assign {d,c,b} = a;

回答2:

应该是定长的数值吧 要么使用00.。。01111与这值求与 要么定义reg a; a[3:0]《=b[3:0];