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FPGA中用pll倍频为什么前面一段为高阻态
FPGA中用pll倍频为什么前面一段为高阻态
2024-12-14 12:56:45
推荐回答（1个）
回答1：
那不是高阻，是不定态。你可以将LOCKED信号也牵出来看。PLL不论是倍频还是分频，在稳定前都需要一段时间，因此，从上电（或复位放开）后需要等待一段时间后才能正常工作。
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