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最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚
最近使用verilog对FPGA进行编程，遇到一个问题。当把一些的信号（比如输入信号，或INOUT信号）引出到测试脚
2024-12-19 12:08:57
推荐回答（3个）
回答1：
分析一下是不是时序不满足要求造成的问题，或者是软件编译有问题，你可以把编译结果清空再让软件编译一下试试，你得说一下是什么样的不正常现象，这样才好推断。
回答2：
你的问题还没说完
回答3：
说的不太具体！
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