用VHDL语言描述一个分频器,将4MHZ分频成1HZ

真心求助 在线等
2024-12-30 05:31:20
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回答1:

signal clock:std_lgic;---------1HZ是时钟信号
signal n :integer range 0 to 50000
process(clk)-------------clk 4MHZ
begin
if(n=500000) then
clock<= not clock;
n<=0;
else n<=n+1;
end if ;
end process;

回答2:

你可以试试采用计数的方法来试试