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关于Verilog的output，应该是reg型，还是wire型
关于Verilog的output，应该是reg型，还是wire型
2025-01-24 14:45:15
推荐回答（1个）
回答1：
如果output作为过程赋值语句的左值，则应该用reg类型；如果output作为连续赋值语句的左值，则应该用wire类型。
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