这两个东西的区别就好比汇编语言与C语言的区别，Verilog比较接近寄存器传输级，语法较灵活，比较适合底层逻辑电路的描述；而VHDL比较接近系统级，语法比较死板，更适合于系统级描述。推荐你还是从Verilog入手，这样能对FPGA有比较深入的理解，而且，一般大型企业如华为，内部都是用的Verilog。其实，要对可编程逻辑器件有透彻的理解，最好结合原理图输入法一起学习。
语法有区别，Verilog易学一点
