这样的意思一般用在testbench中 这种意思是永远执行的意思 用来产生仿真激励信号~ 一般这样的语句是不可综合的~
意思是代码还没有写完。
并不是所有符合Verilog语法的代码都可综合，能综合的只是verilog的一个子集。
always后面必须要跟条件
否则应该不能通过编译。一般写法是
always@() 括号里面是触发条件
我今天遇到了，即使在testbench中也不能起作用，相当于没有激励。可以always@（*）
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024