230问答网 > Error (10663): Verilog HDL Port Connection error at ping_pang_top.v(123):

Error (10663): Verilog HDL Port Connection error at ping_pang_top.v(123):

2025-01-02 10:15:05
推荐回答（3个）
回答1：

错误信息已经告诉你了，你调用的RAM IP 的Q端口它是一个输出端口，不能连接到你定义的reg ram1_data_out上面的， 你可以定义成 wire ram1_data_out

回答2：

连接模块端口的中间变量使用wire类型，而不应该是reg类型。

回答3：

数据类型出错了

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