230问答网 > Verilog分频电路用modelsim编译通过，但是仿真通不过，求指导

Verilog分频电路用modelsim编译通过，但是仿真通不过，求指导

2025-01-05 08:36:56

推荐回答（2个）

回答1：

第一，你把错误的信息给发出来阿，总不能让人拿你的代码跑一遍吧；
第二，你的分频器的count为什么没有count上去，至给个0，可不就是一直在0呆着，可不就是不对。

回答2：

对，counter没有自加操作
module fenpin(clk,rst,s);
input clk,rst;
output s;
reg [13:0] count;
reg s;
always@(posedge clk or negedge rst)
if(!rst)
begin
s<=1'b0;
count<=14'b0;
end
else if(count < 14'b11_1111_1111)
begin
count <= count + 1;
end
else if(count==14'b11111111111111)
begin
s<=~s;
count<=14'b0;
end
endmodule