跟普通的连线是一样的！只不过命名不一样。比如：你这总线输出有5，假设你命名为a，那么这个总线你只要命名为a[5..0],这样就可以了。如果是器件跟器件之间的总线相连，只要是两个能连接得上，你跟普通连线一样就可以了
设置bidir端口，然后像一般连线那样，但命名要改变一下，如果某一个总线L输出为8位，就需要命名为L[7..0].
1.打开原理图文件
2.选择 File--Creat/Update--creat HDL design file from current file
3.在弹出的对话框中选择VHDL或Verilog HDL文件
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