用若干异步时钟是在给自己找麻烦阿,建议改成单一时钟域处理, 异步的设计一般都不用,特别是产生若干个分频时钟的情况下时序上没法检查和被编译器优化,用单一时钟一样可以完成你的功能,建议修改程序!
我还没入门哟
看了一下，初步判断可能还是时序上没弄好，那个进位脉冲应该是一个系统主时钟的时钟域的单周期脉冲。建议设计成时序逻辑，不要做成这种组合逻辑的形式。
