VHDL语言帮忙解读下，急用啊 谢谢！！！

library ieee;
use ieee.std_logic_1164.all;
entity clk_div is
generic(n:integer:=2);--n的值是要分频的系数，n>=2
port (clock : in std_logic:='0';
clk_out : out std_logic);
end clk_div;
architecture sea of clk_div is
signal temp : std_logic:='0';

begin
process(clock,temp)
variable a,a1,a2 : integer range 0 to n;
variable temp1,temp2 : std_logic:='0';
begin
if (n rem 2)=1 then --- 求余值 当n为奇数时
if rising_edge(clock) then ---判断时钟上升沿
if a1=n-1 then a1:=0;temp1:='0'; --如果a1=n-1时候，将a1和temp清零
elsif a1<((n+1)/2-1) then temp1:='1';a1:=a1+1; ---否则，如果这个条件满足 a1自加1，temp1赋值1；
elsif a1>=((n+1)/2-1) then temp1:='0';a1:=a1+1;---else 如果这个条件满足 a1自加1，temp1赋值0；
end if; --结束
end if; --结束
if falling_edge(clock) then 判断时钟下降沿 ，具体同上面。
if a2=n-1 then a2:=0;temp2:='0';
elsif a2<((n+1)/2-1) then temp2:='1';a2:=a1+1;
elsif a2>=((n+1)/2-1) then temp2:='0';a2:=a2+1;
end if;
end if;
temp<=temp1 or temp2; ---求temp的值为temp1 or temp2
elsif rising_edge(clock) then
if a=(n/2-1) then a:=0;temp<=not temp; ----判断temp值翻转条件
else a:=a+1;
end if;
end if;
end process;
clk_out<=temp; ---输出clk_out 为temp
end sea;

综上所述，这是一个时钟的分频vhdl程序。具体的倍数可以通n的值来确定