用 quartus ii 如何综合生成网表文件

2024-12-22 12:46:33

推荐回答（3个）

回答1：

首先，你做的是门级仿真还是时序仿真（两个都叫后仿真），门级仿真只有门延时，时序仿真需要自己编写.sdf约束文件，门级仿真步骤，1 新建项目，2编写代码 3锁定引脚，4检查错误，5编译，6 仿真

回答2：

在process->start->start EDA netlist writer,当然要执行一次全编译再生成网表文件。具体见quartusII handbook 9.1第1238页，Generating Gate-Level Timing Simulation Netlist Files

回答3：

.v是verilog文件的后缀，不是网表文件，我用的ISE，很久没用QII了，对他的后仿真不是很了解，百度上搜搜 modelsim 后仿真，有很多的，还有很多教程