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使用Verilog HDL实现50MHz分频为20MHz 要求完整程序

使用Verilog HDL实现50MHz分频为20MHz要求完整程序

2024-12-29 23:37:35

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回答1：

module clk50Mto20M(clk50,clk20);

input clk50;
output clk20;

reg [2:0]count;
reg clk20;

always@(posedge clk50)
begin
if(count==3'b101)
count<=3'b000;
else
count<=count+1'b1;
end

always@*
begin
if(count==3'b000) //自己选择数字来控制占空比
clk20=‘0’;
if(count==3'b001) //自己选择数字来控制占空比
clk20=‘1’;
end

endmodule