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quartus verilog 程序我在在书上练习的时候老出现这样的错误

2024-12-16 19:19:43

推荐回答（2个）

回答1：

这里是两个程序，可以在modelsim里分别编写、仿真，就可以看出波形图来验证程序
要是在QUartus上，只要写下面这个程序就可以了，然后编译，应该不会有错。
module compare(equal,a,b);
input a,b;
output equal;
assign equal=(a==b)?1:0;
endmodule

回答2：

两个module中间插入这样的语句？应该是两个文件吧。
另外
'timescale 1ns/1ns;
'include "./compare.v"
检查分号还有这个compare.v文件是什么情况。
另外注意【标号`】 (数字1左边按键)和【标号'】（双引号按键）的区别，请检查书本上关于timescale语句的说明。

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