题目： 基于FPGA数字钟的设计与调试

这个设计很容易。核心的也就是几个计数器而已。
秒计数器计数59后，分计数器+1，同时秒归0
以此类推。。。
当分计数器到59的时候，时计数器+1，同时分归0
以此类推。。。
当时计数器=23，分计数器=59，秒计数器=59时，全部复位为0

另外整点报时功能，需要加入一个信号ring signal（这个信号时接给蜂鸣器的），也就是当分计数器=59，秒计数器=59时。给出一个
ring signal=1，这个ring signal=1的信号要持续多久，就看你自己设计经过几个时钟周期，让其停止。
而音调的高低：可以给蜂鸣器送不同的电压来确定。
响几声的话：你可以设计成比如说，一个时钟周期，就是相当于你的2HZ的2秒钟
首先 ring signal =1 ，然后下一个时钟周期ring sianl=0，
再等于1，再等于0，
再等于1，再等于0，
再等于1，再等于0，
这样四声低的就完成了，然后下一声高的，你就可以用另外一个信号ring siangl2
持续一个时钟周期。ring signal2=1，再复位为0
注意ring signal 和ring signal2的信号电压要给的不同，保证音调高低

另外重要的是还需要一个模块来驱动数码管。就相当于说是告诉数码管在它显示1,2,3,4,5,6,7,8,9,0的时候，它的七段 灯是怎么样亮的。
而且数码管还分共阴共阳极。可以根据其情况来给它不同的使能信号。

至于你说的原理图，我想应该是代码综合出来的RTL级示意图吧。因为既然是试验箱就是不需要你自己设计硬件的。那RTL级的图的话，如果就我上面说的这些你还是没明白的话，可以再问我。我再抽时间给你画个图。 或者最好由代码来生成.

另外在上实验箱实现的时候,你可以参照实验箱的使用手册,来定义输出的管脚.注意管脚文件可以在你的编译软件里设置.关键看你用哪家公司的FPGA了.Xilinx的ISE,Altera的QUARTUS ii 。或者可以另外写UCF文件跟你的代码一起编译，管脚设定便自动生成了。

如果有问题你可以继续补充问题。乐意为你解答。
或者留下你的联系方式，我可以后续support 你。

楼上的兄弟,你有设计那是你的设计.你的设计是完全按照楼主的意思来量身订制的么?
你这种设计文档,网上一搜一大堆.有用么?
楼主是用实验箱来做的,试问你带的原理图是什么东西啊?schematic?layout?
只有让楼主知道设计原理是怎么样的,才能让他理解并做好自己的设计.懂?

我刚做完一个用vhdl设计的数字时钟，24小时制，时间校准（4Hz改一下就好），有整点报时和闹钟（以及开启和关闭功能），日期显示，本来想把秒表加上，因为实验箱上的时钟频率没有合适的，会产生误差而且我们也没要求，我干脆没做。你想要给我邮箱发邮件，1002705676@qq.com，注明要数字钟。
另外运行情况要看你试验箱怎么样，我的会出新一点小问题，箱子的问题，注意一下就好。