在PCB中怎样布线才算合理

设计过程
A.创建网络表
1.网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。
2.创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。
3.确定器件的封装（PCB FOOTPRINT）．
4.创建PCB板 根据单板结构图或对应的标准板框,创建PCB设计文件；
注意正确选定单板坐标原点的位置，原点的设置原则：
A.单板左边和下边的延长线交汇点。
B.单板左下角的第一个焊盘。
板框四周倒圆角，倒角半径5mm。特殊情况参考结构设计要求。
B.布局
1.根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性。按工艺设计规范的要求进行尺寸标注。
2.根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。
3.综合考虑PCB性能和加工的效率选择加工流程。
加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。
4.布局操作的基本原则
A.遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局．
B.布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件．
C.布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分．
D.相同结构电路部分，尽可能采用“对称式”标准布局；
E.按照均匀分布、重心平衡、版面美观的标准优化布局；

F.器件布局栅格的设置，一般IC器件布局时，栅格应为50--100 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于25mil。
G.如有特殊布局要求，应双方沟通后确定。
5.同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性分立元件也要力争在X或Y方向上保持一致，便于生产和检验。
6.发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件。
7.元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。
8.需用波峰焊工艺生产的单板，其紧固件安装孔和定位孔都应为非金属化孔。当安装孔需要接地时,应采用分布接地小孔的方式与地平面连接。
9.焊接面的贴装元件采用波峰焊接生产工艺时，阻、容件轴向要与波峰焊传送方向垂直，阻排及SOP（PIN间距大于等于1.27mm）元器件轴向与传送方向平行；PIN间距小于1.27mm（50mil)的IC、SOJ、PLCC、QFP等有源元件避免用波峰焊焊接。
10. BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的外侧与相邻插装元件的外侧距离大于2mm；有压接件的PCB，压接的接插件周围5mm内不能有插装元、器件，在焊接面其周围5mm内也不能有贴装元、器件。
11. IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和地之间形成的回路最短。
12.元件布局时,应适当考虑使用同一种电源的器件尽量放在一起,以便于将来的电源分隔。
13.用于阻抗匹配目的阻容器件的布局，要根据其属性合理布置。
串联匹配电阻的布局要靠近该信号的驱动端，距离一般不超过500mil。
匹配电阻、电容的布局一定要分清信号的源端与终端，对于多负载的终端匹配一定要在信号的最远端匹配。
14.布局完成后打印出装配图供原理图设计者检查器件封装的正确性，并且确认单板、背板和接插件的信号对应关系，经确认无误后方可开始布线。
C.设置布线约束条件
1.报告设计参数

布局基本确定后，应用PCB设计工具的统计功能，报告网络数量，网络密度，平均管脚密度等基本参数，以便确定所需要的信号布线层数。
信号层数的确定可参考以下经验数据

Pin密度 信号层数 板层数
1.0以上 2 2
0.6-1.0 2 4
0.4-0.6 4 6
0.3-0.4 6 8
0.2-0.3 8 12
<0.2 10 >14

注：PIN密度的定义为： 板面积（平方英寸）/（板上管脚总数/14）
布线层数的具体确定还要考虑单板的可靠性要求，信号的工作速度，制造成本和交货期等因素。

1.布线层设置 在高速数字电路设计中，电源与地层应尽量靠在一起，中间不安排布线。所有布线层都尽量靠近一平面层，优选地平面为走线隔离层。
为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。
可以根据需要设计1--2个阻抗控制层，如果需要更多的阻抗控制层需要与PCB产家协商。阻抗控制层要按要求标注清楚。将单板上有阻抗控制要求的网络布线分布在阻抗控制层上。
2.线宽和线间距的设置
线宽和线间距的设置要考虑的因素
A.单板的密度。板的密度越高，倾向于使用更细的线宽和更窄的间隙。
B.信号的电流强度。当信号的平均电流较大时，应考虑布线宽度所能承载的的电流，线宽可参考以下数据：
PCB设计时铜箔厚度,走线宽度和电流的关系
不同厚度，不同宽度的铜箔的载流量见下表:

铜皮厚度35um铜皮厚度50um铜皮厚度70um

铜皮Δt=10℃铜皮Δt=10℃铜皮Δt=10℃

注：
i.用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑。
ii.在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位，1 OZ铜厚的定义为1平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um；2OZ铜厚为70um。
C.电路工作电压：线间距的设置应考虑其介电强度。
D.可靠性要求。可靠性要求高时，倾向于使用较宽的布线和较大的间距。
E. PCB加工技术限制
国内国际先进水平
推荐使用最小线宽/间距6mil/6mil 4mil/4mil
极限最小线宽/间距4mil/6mil 2mil/2mil
1.孔的设置
过线孔
制成板的最小孔径定义取决于板厚度，板厚孔径比应小于5--8。
孔径优选系列如下：
孔径：24mil 20mil 16mil 12mil 8mil
焊盘直径：40mil 35mil 28mil 25mil 20mil
内层热焊盘尺寸：50mil 45mil 40mil 35mil 30mil
板厚度与最小孔径的关系：
板厚：3.0mm2.5mm2.0mm1.6mm1.0mm
最小孔径：24mil 20mil 16mil 12mil 8mil
盲孔和埋孔

盲孔是连接表层和内层而不贯通整板的导通孔，埋孔是连接内层之间而在成
品板表层不可见的导通孔，这两类过孔尺寸设置可参考过线孔。
应用盲孔和埋孔设计时应对PCB加工流程有充分的认识，避免给PCB加工带
来不必要的问题，必要时要与PCB供应商协商。
测试孔
测试孔是指用于ICT测试目的的过孔，可以兼做导通孔，原则上孔径不限，焊盘直径应不小于25mil，测试孔之间中心距不小于50mil。
不推荐用元件焊接孔作为测试孔。
2.特殊布线区间的设定
特殊布线区间是指单板上某些特殊区域需要用到不同于一般设置的布线参数，如某些高密度器件需要用到较细的线宽、较小的间距和较小的过孔等，或某些网络的布线参数的调整等，需要在布线前加以确认和设置。
3.定义和分割平面层
A.平面层一般用于电路的电源和地层（参考层），由于电路中可能用到不同的电源和地层，需要对电源层和地层进行分隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于12V时，分隔宽度为50mil，反之，可选20--25mil。
B.平面分隔要考虑高速信号回流路径的完整性。
C.当由于高速信号的回流路径遭到破坏时，应当在其他布线层给予补尝。例如可用接地的铜箔将该信号网络包围，以提供信号的地回路。
B.布线前仿真（布局评估，待扩充）
C.布线
1.布线优先次序
关键信号线优先：电源、摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线
密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上连线最密集的区域开始布线。
2.自动布线
在布线质量满足设计要求的情况下，可使用自动布线器以提高工作效率，在自动布线前应完成以下准备工作：
自动布线控制文件(do file)

为了更好地控制布线质量，一般在运行前要详细定义布线规则，这些规则可以在软件的图形界面内进行定义，但软件提供了更好的控制方法，即针对设计情况，写出自动布线控制文件（do file),软件在该文件控制下运行。
3.尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层，并保证其最小的回路面积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法。保证信号质量。
4.电源层和地层之间的EMC环境较差，应避免布置对干扰敏感的信号。
5.有阻抗控制要求的网络应布置在阻抗控制层上。
6.进行PCB设计时应该遵循的规则
1）地线回路规则：
环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。针对这一规则，在地平面分割时，要考虑到地平面与重要信号走线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号回路问题，建议采用多层板为宜。
2） 窜扰控制
串扰（CrossTalk)是指PCB上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。克服串扰的主要措施是：
加大平行布线的间距，遵循3W规则。
在平行线间插入接地的隔离线。
减小布线层与地平面的距离。
3） 屏蔽保护
对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号，同步信号；对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。
4） 走线的方向控制规则：
即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
5） 走线的开环检查规则：
一般不允许出现一端浮空的布线（Dangling Line),
主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。
6） 阻抗匹配检查规则：
同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线，BGA封装的引出线类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
7） 走线终结网络规则：
在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/4时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。
A.对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。
B.对于点对多点（一个输出对应多个输出）连接，当网络的拓朴结构为菊花链时，应选择终端并联匹配。当网络为星型结构时，可以参考点对点结构。
星形和菊花链为两种基本的拓扑结构,其他结构可看成基本结构的变形,可采取一些灵活措施进行匹配。在实际操作中要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
8） 走线闭环检查规则：
防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环将引起辐射干扰。
9） 走线的分枝长度控制规则：
尽量控制分枝的长度，一般的要求是Tdelay<=Trise/20。
10） 走线的谐振规则：
主要针对高频信号设计而言，即布线长度不得与其波长成整数倍关系，以免产生谐振现象。
11） 走线长度控制规则：
即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
12） 倒角规则：
PCB设计中应避免产生锐角和直角，
产生不必要的辐射，同时工艺性能也不好。

13） 器件去藕规则：
A.在印制版上增加必要的去藕电容，滤除电源上的干扰信号，使电源信号稳定。在多层板中，对去藕电容的位置一般要求不太高，但对双层板，去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性，有时甚至关系到设计的成败。
B.在双层板设计中，一般应该使电流先经过滤波电容滤波再供器件使用，同时还要充分考虑到由于器件产生的电源噪声对下游的器件的影响，一般来说，采用总线结构设计比较好，在设计时，还要考虑到由于传输距离过长而带来的电压跌落给器件造成的影响，必要时增加一些电源滤波环路，避免产生电位差。
C.在高速电路设计中，能否正确地使用去藕电容，关系到整个板的稳定性。
14） 器件布局分区/分层规则：
A.主要是为了防止不同工作频率的模块之间的互相干扰，同时尽量缩短高频部分的布线长度。通常将高频的部分布设在接口部分以减少布线长度，当然，这样的布局仍然要考虑到低频信号可能受到的干扰。同时还要考虑到高/低频部分地平面的分割问题，通常采用将二者的地分割，再在接口处单点相接。
B.对混合电路，也有将模拟与数字电路分别布置在印制板的两面，分别使用不同的层布线，中间用地层隔离的方式。
15） 孤立铜区控制规则：
孤立铜区的出现，将带来一些不可预知的问题，因此将孤立铜区与别的信号相接，有助于改善信号质量，
通常是将孤立铜区接地或删除。在实际的制作中，PCB厂家将一些板的空置部分增加了一些铜箔，这主要是为了方便印制板加工，同时对防止印制板翘曲也有一定的作用。
16） 电源与地线层的完整性规则：
对于导通孔密集的区域，要注意避免孔在电源和地层的挖空区域相互连接，形成对平面层的分割，从而破坏平面层的完整性，并进而导致信号线在地层的回路面积增大。
17） 重叠电源与地线层规则：
不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
18）3W规则：
为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W的间距。
19）20H规则：
由于电源层与地层之间的电场是变化的，在板的边缘会向外辐射电磁干扰。称为边沿效应。
解决的办法是将电源层内缩，使得电场只在接地层的范围内传导。以一个H（电源和地之间的介质厚度）为单位，若内缩20H则可以将70%的电场限制在接地层边沿内；内缩100H则可以将98%的电场限制在内。
20） 五---五规则：
印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。
D.后仿真及设计优化（待补充）
E.工艺设计要求
1.一般工艺设计要求参考《印制电路CAD工艺设计规范》Q/DKBA-Y001-1999
2.功能板的ICT可测试要求

A.对于大批量生产的单板，一般在生产中要做ICT（In Circuit Test),为了满足ICT测试设备的要求，PCB设计中应做相应的处理，一般要求每个网络都要至少有一个可供测试探针接触的测试点，称为ICT测试点。
B. PCB上的ICT测试点的数目应符合ICT测试规范的要求,且应在PCB板的焊接面,检测点可以是器件的焊点,也可以是过孔。
C.检测点的焊盘尺寸最小为24mils（0.6mm），两个单独测试点的最小间距为60mils(1.5mm)。
D.需要进行ICT测试的单板，PCB的对角上要设计两个125MILS的非金属化的孔,为ICT测试定位用。
3. PCB标注规范。钻孔层中应标明印制板的精确的外形尺寸，且不能形成封闭尺寸标注；所有孔的尺寸和数量并注明孔是否金属化。

II.设计评审
A.评审流程 设计完成后，根据需要可以由PCB设计者或产品硬件开发人员提出PCB设计质量的评审，其工作流程和评审方法参见《PCB设计评审规范》。
B.自检项目

如果不需要组织评审组进行设计评审，可自行检查以下项目。
1.检查高频、高速、时钟及其他脆弱信号线，是否回路面积最小、是否远离干扰源、是否有多余的过孔和绕线、是否有垮地层分割区
2.检查晶体、变压器、光藕、电源模块下面是否有信号线穿过，应尽量避免在其下穿线，特别是晶体下面应尽量铺设接地的铜皮。
3.检查定位孔、定位件是否与结构图一致，ICT定位孔、SMT定位光标是否加上并符合工艺要求。
4.检查器件的序号是否按从左至右的原则归宿无误的摆放规则，并且无丝印覆盖焊盘；检查丝印的版本号是否符合版本升级规范，并标识出。
5.报告布线完成情况是否百分之百；是否有线头；是否有孤立的铜皮。
6.检查电源、地的分割正确；单点共地已作处理；
7.检查各层光绘选项正确，标注和光绘名正确；需拼板的只需钻孔层的图纸标注。

8.输出光绘文件，用CAM350检查、确认光绘正确生成。
9.按规定填写PCB设计（归档）自检表，连同设计文件一起提交给工艺设计人员进行工艺审查。
10.对工艺审查中发现的问题，积极改进，确保单板的可加工性、可生产性和可测试性。

1. 一般规则
1.1 PCB板上预划分数字、模拟、DAA信号布线区域。
1.2 数字、模拟元器件及相应走线尽量分开并放置於各自的布线区域内。
1.3 高速数字信号走线尽量短。
1.4 敏感模拟信号走线尽量短。
1.5 合理分配电源和地。
1.6 DGND、AGND、实地分开。
1.7 电源及临界信号走线使用宽线。
1.8 数字电路放置於并行总线/串行DTE接口附近，DAA电路放置於电话线接口附近。

2. 元器件放置
2.1 在系统电路原理图中：
a) 划分数字、模拟、DAA电路及其相关电路；
b) 在各个电路中划分数字、模拟、混合数字/模拟元器件；
c) 注意各IC芯片电源和信号引脚的定位。
2.2 初步划分数字、模拟、DAA电路在PCB板上的布线区域(一般比例2/1/1)，数字、模拟元器件及其相应走线尽量远离并限定在各自的布线区域内。
Note:当DAA电路占较大比重时，会有较多控制/状态信号走线穿越其布线区域，可根据当地规则限定做调整，如元器件间距、高压抑制、电流限制等。
2.3 初步划分完毕后，从Connector和Jack开始放置元器件：
a) Connector和Jack周围留出插件的位置；
b) 元器件周围留出电源和地走线的空间；
c) Socket周围留出相应插件的位置。
2.4 首先放置混合型元器件(如Modem器件、A/D、D/A转换芯片等)：
a) 确定元器件放置方向，尽量使数字信号及模拟信号引脚朝向各自布线区域；
b) 将元器件放置在数字和模拟信号布线区域的交界处。
2.5 放置所有的模拟器件：
a) 放置模拟电路元器件，包括DAA电路；
b) 模拟器件相互靠近且放置在PCB上包含TXA1、TXA2、RIN、VC、VREF信号走线的一面；
c) TXA1、TXA2、RIN、VC、VREF信号走线周围避免放置高噪声元器件；
d) 对於串行DTE模块，DTE EIA/TIA-232-E
系列接口信号的接收/驱动器尽量靠近Connector并远离高频时钟信号走线，以减少/避免每条线上增加的噪声抑制器件，如阻流圈和电容等。
2.6 放置数字元器件及去耦电容：
a) 数字元器件集中放置以减少走线长度；
b) 在IC的电源/地间放置0.1uF的去耦电容，连接走线尽量短以减小EMI；
c) 对并行总线模块，元器件紧靠
Connector边缘放置，以符合应用总线接口标准，如ISA总线走线长度限定在2.5in；
d) 对串行DTE模块，接口电路靠近Connector；
e) 晶振电路尽量靠近其驱动器件。
2.7 各区域的地线，通常用0 Ohm电阻或bead在一点或多点相连。

3. 信号走线
3.1 Modem信号走线中，易产生噪声的信号线和易受干扰的信号线尽量远离，如无法避免时要用中性信号线隔离。
Modem易产生噪声的信号引脚、中性信号引脚、易受干扰的信号引脚如下表所示：

3.2 数字信号走线尽量放置在数字信号布线区域内；
模拟信号走线尽量放置在模拟信号布线区域内；
(可预先放置隔离走线加以限定，以防走线布出布线区域)
数字信号走线和模拟信号走线垂直以减小交叉耦合。
3.3 使用隔离走线(通常为地)将模拟信号走线限定在模拟信号布线区域。
a) 模拟区隔离地走线环绕模拟信号布线区域布在PCB板两面，线宽50-100mil；
b) 数字区隔离地走线环绕数字信号布线区域布在PCB板两面，线宽50-100mil，其中一面PCB板边应布200mil宽度。
3.4 并行总线接口信号走线线宽>10mil(一般为12-15mil)，如/HCS、/HRD、/HWT、/RESET。
3.5 模拟信号走线线宽>10mil(一般为12-15mil)，如MICM、MICV、SPKV、VC、VREF、TXA1、TXA2、RXA、TELIN、TELOUT。
3.6 所有其它信号走线尽量宽，线宽>5mil(一般为 10mil)，元器件间走线尽量短(放置器件时应预先考虑)。
3.7 旁路电容到相应IC的走线线宽>25mil，并尽量避免使用过孔。
3.8 通过不同区域的信号线(如典型的低速控制/状态信号)应在一点(首选)或两点通过隔离地线。如果走线只位於一面， 隔离地线可走到PCB的另一面以跳过信号走线而保持连续。
3.9 高频信号走线避免使用90度角弯转，应使用平滑圆弧或45度角。
3.10 高频信号走线应减少使用过孔连接。
3.11 所有信号走线远离晶振电路。
3.12 对高频信号走线应采用单一连续走线，避免出现从一点延伸出几段走线的情况。
3.13 DAA电路中，穿孔周围(所有层面)留出至少60mil的空间。
3.14 清除地线环路，以防意外电流回馈影响电源。

4. 电源
4.1 确定电源连接关系。
4.2 数字信号布线区域中，用10uF电解电容或钽电容与0.1uF瓷片电容并联后接在电源/地之间.在PCB板电源入口端和最远端各放置一处，以防电源尖峰脉冲引发的噪声干扰。
4.3 对双面板，在用电电路相同层面中，用两边线宽为 200mil的电源走线环绕该电路。(另一面须用数字地做相同处理)
4.4 一般地，先布电源走线，再布信号走线。

5. 地
5.1双面板中，数字和模拟元器件(除DAA)周围及下方未使用之区域用数字地或模拟地区域填充，各层面同类地区域连接在一起，不同层面同类地区域通过多个过孔相连:Modem DGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。
5.2 四层板中，使用数字和模拟地区域覆盖数字和模拟元器件(除DAA)；Modem DGND引脚接至数字地区域，AGND引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空隙隔开。
5.3 如设计中须EMI过滤器，应在接口插座端预留一定空间，绝大多数EMI器件(Bead/电容)均可放置在该区域;未使用之区域用地区域填充，如有屏蔽外壳也须与之相连。
5.4 每个功能模块电源应分开。功能模块可分为：并行总线接口、显示、数字电路(SRAM、EPROM、Modem)和DAA等，每个功能模块的电源/地只能在电源/地的源点相连。
5.5 对串行DTE模块，使用去耦电容减少电源耦合，对电话线也可做相同处理。
5.6 地线通过一点相连，如可能，使用Bead；如抑制EMI需要，允许地线在其它地方相连。
5.7 所有地线走线尽量宽，25-50mil。
5.8 所有IC电源/地间的电容走线尽量短，并不要使用过孔。

6. 晶振电路
6.1 所有连到晶振输入/输出端(如XTLI、XTLO)的走线尽量短，以减少噪声干扰及分布电容对Crystal的影响。XTLO走线尽量短，且弯转角度不小於45度。(因XTLO连接至上升时间快，大电流之驱动器)
6.2 双面板中没有地线层，晶振电容地线应使用尽量宽的短线连接至器件上离晶振最近的DGND引脚，且尽量减少过孔。
6.3 如可能，晶振外壳接地。
6.4 在XTLO引脚与晶振/电容节点处接一个100 Ohm电阻。
6.5 晶振电容的地直接连接至 Modem的GND引脚，不要使用地线区域或地线走线来连接电容和Modem的GND引脚。

7. 使用EIA/TIA-232接口的独立Modem设计
7.1 使用金属外壳。 如果须用塑料外壳，应在内部贴金属箔片或喷导电物质以减小EMI。
7.2 各电源线上放置相同模式的Choke。
7.3 元器件放置在一起并紧靠EIA/TIA-232接口的Connector。
7.4 所有EIA/TIA-232器件从电源源点单独连接电源/地。电源/地的源点应为板上电源输入端或调压芯片的输出端。
7.5 EIA/TIA-232电缆信号地接至数字地。
针对模拟信号，再作一些详细说明：
模拟电路的设计是工程师们最头疼、但也是最致命的设计部分，尽管目前数字电路、大规模集成电路的发展非常迅猛，但是模拟电路的设计仍是不可避免的，有时也是数字电路无法取代的，例如 RF 射频电路的设计！这里将模拟电路设计中应该注意的问题总结如下，有些纯属经验之谈，还望大家多多补充、多多批评指正！...

（1）为了获得具有良好稳定性的反馈电路，通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。
（2）积分反馈电路通常需要一个小电阻（约 560 欧）与每个大于 10pF 的积分电容串联。
（3）在反馈环外不要使用主动电路进行滤波或控制 EMC 的 RF 带宽，而只能使用被动元件（最好为 RC 电路）。仅仅在运放的开环增益比闭环增益大的频率下，积分反馈方法才有效。在更高的频率下，积分电路不能控制频率响应。
（4）为了获得一个稳定的线性电路，所有连接必须使用被动滤波器或其他抑制方法（如光电隔离）进行保护。
（5）使用 EMC 滤波器，并且与 IC 相关的滤波器都应该和本地的 0V 参考平面连接。
（6）在外部电缆的连接处应该放置输入输出滤波器，任何在没有屏蔽系统内部的导线连接处都需要滤波，因为存在天线效应。另外，在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。
（7）在模拟 IC 的电源和地参考引脚需要高质量的 RF 去耦，这一点与数字 IC 一样。但是模拟 IC 通常需要低频的电源去耦，因为模拟元件的电源噪声抑制比（PSRR）在高于 1KHz 后增加很少。在每个运放、比较器和数据转换器的模拟电源走线上都应该使用 RC 或 LC 滤波。电源滤波器的拐角频率应该对器件的 PSRR 拐角频率和斜率进行补偿，从而在整个工作频率范围内获得所期望的 PSRR 。
（8）对于高速模拟信号，根据其连接长度和通信的最高频率，传输线技术是必需的。即使是低频信号，使用传输线技术也可以改善其抗干扰性，但是没有正确匹配的传输线将会产生天线效应。
（9）避免使用高阻抗的输入或输出，它们对于电场是非常敏感的。
（10）由于大部分的辐射是由共模电压和电流产生的，并且因为大部分环境的电磁干扰都是共模问题产生的，因此在模拟电路中使用平衡的发送和接收（差分模式）技术将具有很好的 EMC 效果，而且可以减少串扰。平衡电路（差分电路）驱动不会使用 0V 参考系统作为返回电流回路，因此可以避免大的电流环路，从而减少 RF 辐射。
（11）比较器必须具有滞后（正反馈），以防止因为噪声和干扰而产生的错误的输出变换，也可以防止在断路点产生振荡。不要使用比需要速度更快的比较器（将 dV/dt 保持在满足要求的范围内，尽可能低）。
（12）有些模拟 IC 本身对射频场特别敏感，因此常常需要使用一个安装在 PCB 上，并且与 PCB 的地平面相连接的小金属屏蔽盒，对这样的模拟元件进行屏蔽。注意，要保证其散热条件。