这是一个输入管脚, 但在其外部应该加的有下拉电阻.在整个系统初始上过程中,如CPU/DSP等还没有完成初始化来配置此管脚的时候,该管脚被拉低.
你看的这句话是来ALTERA FPGA的培训教材吧，呵呵。这种下载方式是PS（被动串行），需要FPGA旁外挂个CPLD或微处理器来协作完成，nCONFIG当然作为CPLD的输出，这个时序由CPLD来保证。
下载方式分主动，被动和JTAG方式，具体描述你可以看前面一页几种下载方式。
计算机通过Jtag将其拉低，do u understand？
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024