230问答网 > verilog HDL语法查错，在Quartus II 中编译，是一个分频器。

verilog HDL语法查错，在Quartus II 中编译，是一个分频器。

2024-12-27 04:50:23

推荐回答（1个）

回答1：

错误不少，首先是定义端口时写的是 output clk_out;,但在上边端口列表中写的却是clock_out,名字根本就不一样；下面这样的错误更多，count_p后面的p有时是大写的时是小写，Verilog应该是区分大小写的；还有F_DIV_WIDTH，工程中没有这个的定义，却直接使用了，你应该是参考了别的工程中写义的常数吧？人家是包含了其它的头文件的，所以才能用F_DIV_WIDTH 代替某些数字；还有你第二个always块中的第二个if语句没有对应的end，目前就看到了这么多错误，也许全部修改之后会出现新的错误，你先改改试度吧