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用verilog HDL语言实现A、B两脉冲的上升沿间隔检测，并以CLK为时钟单位计时，怎么实现，请高手指点
用verilog HDL语言实现A、B两脉冲的上升沿间隔检测，并以CLK为时钟单位计时，怎么实现，请高手指点
2024-12-25 12:59:51
推荐回答（1个）
回答1：
用一个寄存器来记录A的上升沿，然后用计数器计数，然后直到用寄存器记录B的上升沿，看看这个时候计数器的值，就可以啦。
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