cadence下的NC-verilog的使用问题

你这里面有两个错误，都是很简单的错误。
Candence的NCSIM工具报的还是很精确的，因为它把你错误的位置都报告出来了。

第一个错误：

txd<=data[0];;
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ncvlog: *E,NOTSTT (/home/kexin74/nc_work/uart/my_uart_tx.v,198|36): expecting a statement [9(IEEE)].(这行是红色）
错误解答：txd<=data[0];;多了个分号，造成报出expecting a statement [9(IEEE)]的错误。

第二个错误：
end
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ncvlog: *E,EXPENM (/home/kexin74/nc_work/uart/my_uart_tx.v,199|25): expecting the keyword 'endmodule' [12.1(IEEE)].(这行是红色）
错误解答：
这个错误在end后面，应该有个模块结束的关键词：endmodule，这个关键词在最后，所以就报出了expecting the keyword 'endmodule' [12.1(IEEE)].的错误

估计是你的 if else 里面的 begin end 数量不对，而且，txd<=data[0];; 怎么有两个分号？改过来试试看吧。