锁相环（pll，phase lock loop）是一个模拟电路模块，专门用于时钟信号的处理。锁相环需要一个输入的参考时钟，输出的时钟可以是输入时钟的倍频或分频，另外输出时钟的占空比也可调，相对于输入时钟的相位角也可调。在DSP里我估计应该也是用于产生特定的时钟。
