如何在ModelSim中仿真Quartus的bdf文件和IP核

但是这里的Functional是基于门级网表的功能仿真，并不是HDL级的功能仿真。
首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令，在弹出窗口选择文件类型为Verilog HDL，即可输出*.v顶层文件。
Altera的基本宏功能的功能（行为）仿真模型在Quartus工具安装目录下的"eda\sim_lib"目录中：
Verilog HDL语言的仿真库文件为220model.v和altera_mf.v;
VHDL语言的仿真库文件为220pack.vhd、220model.vhd、altera_mf.vhd和altera_mf_components.vhd。
仿真时把相关库文件加到工程中去就行了。

但是这里的Functional是基于门级网表的功能仿真，并不是HDL级的功能仿真。 首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]/[Create/Update]/[Create HDL Design File for Current File]命令，在弹出窗口选择文件类型为Verilog HDL，即可输出*.v顶层文件。 Altera的基本宏功能的功能（行为）仿真模型在Quartus工具安装目录下的"eda\sim_lib"目录中： Verilog HDL语言的仿真库文件为220model.v和altera_mf.v; VHDL语言的仿真库文件为220pack.vhd、220model.vhd、altera_mf.vhd和altera_mf_components.vhd。 仿真时把相关库文件加到工程中去就行了。