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求指点VHDL帮助，问题是第六行，报错是Error (10500): VHDL syntax error at 8-3.vhd(6) near text "end"
求指点VHDL帮助，问题是第六行，报错是Error (10500): VHDL syntax error at 8-3.vhd(6) near text "end"
2024-12-31 15:41:58
推荐回答（1个）
回答1：
应该是这样
port(input:in std_logic_vector(7 downto 0);
output:out std_logic_vector(2 downto 0)
）;
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