1、可以在RTL里面查看
2、只要正常全局编译通过，就可以配置到FPGA中
3、VERILOG中有很多不可综合的语句是用来仿真的，部分可综合语句，由于设计者使用原因，也有可能不被综合。有些语句也有可能被编译器优化了，没被综合。
从事音频设备开发好多年——VX：xuquanfugui-2020
明显不能啊，根本就不能通过编译，不能生成相应的烧写程序！
这明显不可以
编译之后 看看你设想逻辑关系和RTL viewer中的一不一样 如果有不一样的就证明有一部分软件给优化掉了
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