10Mhz的频率,怎样用verilog实现输出信号相对输入信号延迟100ns左右,可综合的那种,不是用于仿真的延时

2024-12-30 15:24:14
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回答1:

假设clk=10MHz.din输入,dout输出
10MHz周期正好是100ns.
model delay(clk,dout,din);
input clk,din;
output dout;
reg dout;
always@(posedge clk)
dout <= din;
endmodule