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Error (10170): Verilog HDL syntax error at auto.v(44) near text "begin"; expecting "endmodule"
Error (10170): Verilog HDL syntax error at auto.v(44) near text "begin"; expecting "endmodule"
这个是什么问题啊
2024-12-28 14:51:27
推荐回答（2个）
回答1：
always语句后面检查一下有没有一个"；"，有的话，要删掉
回答2：
检测一下begin-end 个数要一致
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