关于VHDL语言的问题:

2024-11-30 13:05:43
推荐回答(2个)
回答1:

你可以定义成 out: std_logic_vector(3 downto 0). 这样就只有4个引脚了。
或者直接定义成 out: std_logic; 这样就只有一个引脚了。 根据不同的需要定义不同数量的引脚嘛。

回答2:

此句子输出就是64位的啊!就与64位引脚相符啊!