请教:verilog语言“~”的用法。

下面两个语句的区别:以及"~"是什么意思呢?
2024-12-12 05:56:16
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回答1:

if(int_ctl) 等价于 if(int_ctl == 1);
if(~int_ctl)等价于 if(int_ctl == 0);
~是按位取反,而!是逻辑取反
举个例,若data宽度为2,设值为2‘b10,则!data 值为0,~data为2'b01