verilog中@是什么意思?有什么用?

2024-12-15 23:26:55

推荐回答（3个）

回答1：

看看英文意思就能明白、助记。@读作at, 当...的时候。always, 总是，一直。
always @(posedge CLK), 意思是：当CLK信号上升沿的时候，总是(执行下述语句)

回答2：

表示等待的意思，即等待@后面的条件触发，可以理解成等待某个事件触发。

比如always @(clk)，即等待clk=1触发，也就是等待时钟高电平出现，然后处理always后续的处理；处理完之后，因为always是一直处理的意思，即重新回到等待clk=1的状态，如此循环...

回答3：

表示后面跟着的是敏感列表。verilog的语法而已，照做就行了。