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用VHDL写的模块可以用verilog编写测试平台代码吗
用VHDL写的模块可以用verilog编写测试平台代码吗
2024-12-21 20:52:01
推荐回答（1个）
回答1：
modelsim支持混合语言仿真，但是不能在一个文件内同时使用VHDL和Verilog。祝你学习进步
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