verilog用一位全加器怎么实现8位全加器，要有时钟哦

全加器是组合电路，为什么需要时钟呢

module 8-bit-adder（a,b,sum,cout）;
input [7:0]a,b;
output [7:0]sum;
output cout;
assign {cout,sum}=a+b;
endmodule
这个模块直接就是8位的加法器，楼主可以试试

如果内部电路要求一定每一位都分开，建议用实例化

module add_8(a,b,cin,sum,cout,clk);
input [7:0]a,b;
input cin;
input clk;
output [7:0]sum;
output cout;

wire [6:0]ccout;

add add0(a[0],b[0],cin, sum[0],ccout[0],clk);
add add1(a[1],b[1],ccout[0],sum[1],ccout[1],clk);
add add2(a[2],b[2],ccout[1],sum[2],ccout[2],clk);
add add3(a[3],b[3],ccout[2],sum[3],ccout[3],clk);
add add4(a[4],b[4],ccout[3],sum[4],ccout[4],clk);
add add5(a[5],b[5],ccout[4],sum[5],ccout[5],clk);
add add6(a[6],b[6],ccout[5],sum[6],ccout[6],clk);
add add7(a[7],b[7],ccout[6],sum[7],cout, clk);

endmodule