Verilog HDL 与 VHDL的区别

区别大了 详细的你可以看楼上说的
个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C，也像C一样灵活。VHDL有很严谨的各种规定和格式，不容易写出硬件上的错误，但初学者相对较难掌握。

Verilog HDL是业界普遍采用的一种硬件描述语言，用于从算法级、门级到开关级的多种
抽象设计层次的数字系统建模过程。被建模的数字系统对象的复杂性可以介于简单的门和完
整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
Verilog HDL从C编程语言中继承了多种操作符和结构，其语法规则与C语言非常相似，
尽管二者有着本质上的区别。考虑到绝大多数的数字设计工程师都应该熟悉C 语言，因此
Verilog语言的入门相比较VHDL语言更为简单。
Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语
义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。Verilog HDL提供了扩
展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学
习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语言足以对从最复杂
的芯片到完整的电子系统进行描述。

VHDL具有以下特点：
1、 功能强大、设计灵活
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它
具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、
异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计
方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化
设计。
2、 支持广泛、易于修改
由于VHDL已经成为IEEE 标准所规范的硬件描述语言，目前大多数EDA工具几乎都支
持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要

3、 强大的系统硬件描述能力
VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而
描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义
的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次
的系统模型。

4、 独立于器件的设计、与工艺无关
设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力
进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。
5、 很强的移植能力
VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得
设计描述的移植成为可能。

6、 易于共享和复用
VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块
可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计
中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
现在，VHDL和Verilog作为IEEE 的工业标准硬件描述语言，又得到众多EDA公司的支
持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，
VHDL于Verilog语言将承担起大部分的数字系统设计任务。

需要指出，具体是采用Verilog还是VHDL作为设计语言并不重要。
其实作为一个成熟的数字设计工程师，Verilog 和VHDL都应该是熟悉的。最低的要求应该是能够读懂一种，熟练掌握另一种进行设计。硬件描述语言只是数字系统的设计工具，虽然对工具的掌握对于成功进行数字系统设计直观重要，但是更为重要的是对于数字设计的基本原理和理论的学习，只有深入掌握了数字系统设计的基本原理和理论，才能设计出符合实际需求的数字系统，只有在这样的前提下，学习设计工具才是有意义的。