在ise环境下使用verilog语言进行fpga开发,在post-map仿真时如何看到中间结果

2025-01-01 03:30:18
推荐回答(4个)
回答1:

后仿是没办法看到总线的,你可以尝试在综合的时候选择keep hierarchy,即保持层次结构,不要打散,这样对查错有一定的帮助

回答2:

各类信息给得太少。无法帮你解答。
工程不开放的话,建议你从头再检查一遍。

回答3:

前仿真正确了吗?

你这个是不是只是仿真就OK了,到了后仿,为什么不上板抓数据看呢?

回答4:

没有工程文件,说啥都是白扯,你可以把工程文件发出来,大家看看就知道了