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请各位大神们帮帮忙，用的是quartus ii 9.0 写verilog代码，在编译的时候，老出现下面两个问题：
请各位大神们帮帮忙，用的是quartus ii 9.0 写verilog代码，在编译的时候，老出现下面两个问题：
2025-01-24 00:34:31
推荐回答（1个）
回答1：
你在新建时选择的是VHDL语言，而你写的是Verilog语言，所以出错。
你重新建一个就行了
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