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Verilog HDL设计过程中为什么不希望出现锁存器呢
Verilog HDL设计过程中为什么不希望出现锁存器呢
2024-11-25 12:51:53
推荐回答（1个）
回答1：
1、首先，锁存器没有时钟参与信号传递，无法做STA；
2、其次，综合工具会将Latch优化掉，造成前、后仿真结果不一致。
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