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verilog状态机中的一个状态执行时间问题
verilog状态机中的一个状态执行时间问题
2024-12-27 20:01:59
推荐回答（2个）
回答1：
你在always中的触发条件是clk吧，然后在设计中有字段currentstate <= nextstate；吧,这样相当于插入一个触发器，故要再延迟一个clk。
回答2：
听不懂 看看你代码
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