用verilog语言设计时,有顶层模块,没有加入测试程序时可以综合,可加入测试程序后,再重新打开就

2024-12-18 12:58:13
推荐回答(3个)
回答1:

首先测试文件对你顶层文件是没有影响的,因为测试文件是不可综合的而且是.vt格式的文件估计是你哪里设置出错了吧或者你的测试文件定义的不是针对顶层文件而写的,这是工具会报错,因为接口对不上,另外也可能是你的hdl语言用了不可综合子集,具体什么原因你把代码附上在分析吧,以上有什么问题可以继续追问

回答2:

这个并没有规定,测试多个模块是可以的,封装成一个模块,在进行测试也是可以你可以先对每个模块都写一个测试文件进行测试,然后写个顶层文件将所有模块都z

回答3:

不能综合就是有错误啊,比如貌似task是不可综合的吧,其他目前还不知道。先将测试程序置为顶层文件,综合通过,应该就没有问题了