怎么感觉之前也是有人问过这个问题
module adder(
input rst_n,rst,
input clk,
input a,b,c,
output reg dout
);
always @ (posedge clk)
begin
if(!rst_n) dout<=a;
else if(rst)dout<=b;
else dout<=c;
end
endmodule
这是我自己写的，以上有什么问题可以继续追问
用if else来编写如if（a【i】），哪个标号从高到低就行，因为顺序执行所以高位屏蔽低位
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