有关verilog HDL中程序调用的问题,希望大家帮忙解答一下。

2024-12-19 17:39:06
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回答1:

在spr_spectrum_mod模块中设置一个sp_spectrum_i的中间寄存器变量t_sp_spectrum_i,加上一个标志位flag,当t_sp_spectrum_i的之第一次改变时,flag置一,然后
if (flag==1'd1)
sp_spectrum_i<=t_sp_spectrum_i;
应该就可以了