verilog中组合逻辑实现与时钟触发运行速度和消耗资源有什么不同

2024-12-04 23:24:38
推荐回答(1个)
回答1:

1、组合逻辑与时序逻辑属于不同性质的逻辑,没有时间可比性。如果时钟不动,时序逻辑永远不会有结果,而组合逻辑时刻有结果;
2、有些需要时序逻辑才能实现的东西,你用的组合逻辑面积再大,也无法实现;唯一具有可比性的是latch和dff,后者是前者面积的一半。