请教下verilog设计高手,我编写的顶层调用模块程序分析成功后也能产生模块,但是编译时却有错误:Error (12

2024-12-14 06:04:07
推荐回答(2个)
回答1:

建议换调用方式的语法,
很可能是img_rom u3(d1[13:0],inclk0,b1,q);的顺序有问题,
推测应该为img_rom u3(inclk0, b1, d1[13:0], q);;
建议(举例)
img_rom
u3(
.clk(inclk0),
.wr_en(b1),
.data_in(d1),
.data_out(q)
);

以同样的方式进行模块调用就不会出错了。

回答2:

字面上意思是说重复声明了“show”实体,你自己检查一下看是不是。