verilog 语句中把 always@(……) 语句前的always去掉，变为 @（……）是什么意思？

2024-11-26 05:41:54

推荐回答（3个）

回答1：

那就不符合verilog的语言规范了。在测试时，可以去掉@（……），但是没见过去掉always的。@（……）表示当括号内的敏感信号发生变化时，执行一次这个always块。

回答2：

可以的。一般RTL代码不会这样写，但在测试代码时经常会这样，意思就是等到@(......)括号中条件满足再继续执行后面代码。

回答3：

这是不可以地，verilog不允许这么写，就是写法规定

verilog 语句中 把 always@(……) 语句前的always去掉，变为 @（……）是什么意思？